기초회로실험 자료등록 RS래치와D래치플립플 Up
기초회로실험 자료등록 RS래치와D래치플립플
RS래치와D래치 실험과 플립플 실험에 대한 예비 실험보고서입니다. 실험목적과 사용부품, 회로도 및 모의실험 내용과 관련 이론을 정리한 자료입니다. RS래치와D래치플립플
1. 학번, 이름
2. 제목: 실험9. RS 래치와 D래치, 실험10. 플립플롭
3. 실험 목적
4. 사용부품 및 사양
5. 회로도 및 모의 실험
실험 9
실험 10
6. 검토
1) 기본 RS 플립플롭
2) 게이트를 가진 RS 플립플롭 (gated RS flip-flop)
3) RS 마스터-슬레이브 플립플롭 (RS master-slave flip-flop)
3) JK 마스터-슬레이브 플립플롭 (JK master-slave flip-flop)
3) RS 마스터-슬레이브 플립플롭 (RS master-slave flip-flop)
그림 3과 같이 두 개의 gated RS 플립플롭을 앞 뒤로 연결하여 앞의 플립플롭의 Q, 를 뒤의 플립플롭의 S, R 입력으로 사용하도록 한 것이 RS 마스터-슬레이브 플립플롭이다. 이 때 앞의 gated RS 플립플롭을 마스터 플립플롭, 뒤의 gated RS 플립플롭을 슬레이브 플립플롭이라고 부르는데, 이는 슬레이브의 Q 값이 마스터의 Q 값을 그대로 따르게 되기 때문에 붙은 이름이다. 한편, 마스터의 clock 신호와 슬레이브의 clock 신호는 서로 반대로 입력되도록 설계되어 있다. 마스터-슬레이브 플립플롭 전체의 clock 신호인 마스터의 clock 신호 T가 1일 때를 생각해보자. 이 때 슬레이브의 clock 신호는 0이므로 슬레이브는 마스터와 분리되게 되며, 마스터는 외부의 S, R 입력에 따라 새로운 상태를 취하게 된다. 마스터-슬레이브 플립플롭 전체의 clock 신호가 1에서 0으로 변하게 되면, 마스터는 외부와 단절되고 슬레이브는 마스터의 상태를 복사하게 된다. 마스터는 입력 플립플롭, 슬레이브는 출력 플립플롭이라고 할 수 있는데, 결국 마스터-슬레이브 전체는 T = 1 일 때 외부 입력을 받아 들여 T = 0 일 때 그에 해당하는 상태의 Q 값을 출력하게 된다.
그림 3. RS 마스터-슬레이브 플립플롭
3) JK 마스터-슬레이브 플립플롭 (JK master-slave flip-flop)
RS 마스터-슬레이브 플립플롭에서 Q를 R 입력 중의 하나로 피드백하고 를 S 입력 중의 하나로 피드백 한 후, S와 R 입력을 J와 K로 이름을 바꾼 것이 JK 마스터-슬레이브 플립플롭이다. 이런 피드백에 의해 JK 플립플롭에서는 RS 플립플롭에서 금지된 (1,1) 신호를 유용하게 사용할 수 있는데, 이렇게 J=1, K=1 입력을 주면 이전의 상태와 반대의 상태를 취하게 된다...
자료출처 : http://www.ALLReport.co.kr/search/detail.asp?pk=16158583&sid=ddangkung&key=
[문서정보]
문서분량 : 11 Page
파일종류 : HWP 파일
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파일이름 : [기초회로실험] RS래치와D래치플립플.hwp
키워드 : 기초회로실험,자료등록,RS래치와D래치플립플
[관련자료]
- 순서 논리 회로 플립플롭( flip-flop) 실험보고서
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